Sebelum ini ia telah dilaporkan bahawa Intel hanya akan menggunakan proses 18A mereka untuk menghasilkan cip-cip pemprosesan akan datang seperti Panther Lake yang akan menggantikan cip pemprosesan komputer riba Lunar Lake dan Nova Lake, yang akan menggantikan cip pemprosesan Arrow Lake.
Ini adalah kerana Lunar Lake dan Arrow Lake kedua-duanya dikilangkan oleh proses N3 oleh TSMC, sementara Intel membina proses pengilangan cip semikonduktor 18A mereka. Terkini, nampaknya ura-ura tentang Intel yang akan bekerjasama sekali lagi dengan TSMC adalah benar kerana ia dilaporkan bahawa sebahagian daripada jubin perkomputeran (compute tile) telah mula dihasilkan menggunakan proses N2 TSMC.
Menggunakan cip pemprosesan Panther Lake sebagai contoh, sebuah cip pemprosesan tersebut akan terdiri daripada beberapa “jubin”, termasuklah jubin perkomputeran, jubin GPU, jubin I/O (untuk sokongan palam terus ke CPU) dan jubin SoC (secara lazimnya merumahkan komponen seperti E-core berkuasa rendah, cip grafik khas untuk menguasakan paparan skrin dan media dan juga sokongan untuk WiFi).
Untuk cip pemprosesan Panther Lake, Intel dilihat akan menghasilkan jubin perkomputeran mereka sendiri, tetapi untuk Nova Lake-S pula, yang akan diperkenalkan sebagai cip pemprosesan kelas desktop Intel, menggantikan Arrow Lake, ia akan dihasilkan oleh TSMC sekali lagi.
Menariknya, laporan tersebut juga mengatakan bahawa compute tile ini sudah dihantar ke makmal Intel untuk diuji, dan jangkaan orang ramai ialah Intel akan menghasilkan compute tile ini menggunakan kedua-dua proses 18A mereka sendiri dan juga N2, untuk memastikan bahawa bekalan cip pemprosesan tersebut mencukupi apabila Intel melancarkannya kelak.
Jangkaan pasaran juga ialah cip pemprosesan Intel Nova Lake-S akan mula dihasilkan secara besar-besaran pada suku ketiga 2026, sebelum ia akan mula diperkenalkan kepada pasaran global pada penghujung tahun tersebut.
Spesifikasi paling berkuasa Intel Nova Lake-S dijangka hadir dengan sebanyak 52 teras fizikal dan akan menyokong memori DDR5-8000 secara lalai, dengan penambahan kepada lorong PCIe 5.0 untuk sokongan komponen berkuasa.
